Halvlederprocesflow-Ⅱ

Velkommen til vores hjemmeside for produktinformation og rådgivning.

Vores hjemmeside:https://www.vet-china.com/

 

Ætsning af Poly og SiO2:

Derefter ætses overskydende Poly og SiO2 væk, dvs. fjernes. På dette tidspunkt retningsbestemmesætsningbruges. I klassificeringen af ​​ætsning er der en klassificering af retningsbestemt ætsning og ikke-retningsbestemt ætsning. Retningsbestemt ætsning refererer tilætsningi en bestemt retning, mens ikke-retningsbestemt ætsning er ikke-retningsbestemt (jeg sagde ved et uheld for meget. Kort sagt handler det om at fjerne SiO2 i en bestemt retning gennem specifikke syrer og baser). I dette eksempel bruger vi nedadgående retningsbestemt ætsning til at fjerne SiO2, og det bliver sådan her.

Fjern til sidst fotoresisten. På nuværende tidspunkt er metoden til at fjerne fotoresisten ikke aktivering gennem lysbestråling som nævnt ovenfor, men gennem andre metoder, fordi vi ikke behøver at definere en specifik størrelse på nuværende tidspunkt, men at fjerne al fotoresisten. Til sidst bliver det som vist i den følgende figur.

På denne måde har vi opnået formålet med at bevare den specifikke placering af Poly SiO2.

 

Dannelse af kilde og dræn:

Lad os til sidst overveje, hvordan source og drain dannes. Alle husker stadig, at vi talte om det i sidste nummer. Source og drain er ion-implanteret med den samme type elementer. På dette tidspunkt kan vi bruge fotoresist til at åbne source/drain-området, hvor N-typen skal implanteres. Da vi kun tager NMOS som eksempel, vil alle dele i ovenstående figur blive åbnet, som vist i den følgende figur.

Da den del, der er dækket af fotoresisten, ikke kan implanteres (lyset blokeres), vil N-type elementer kun blive implanteret på den nødvendige NMOS. Da substratet under polyetylen er blokeret af poly og SiO2, vil det ikke blive implanteret, så det bliver sådan her.

På nuværende tidspunkt er der lavet en simpel MOS-model. I teorien, hvis der tilføjes spænding til source, drain, poly og substrat, kan denne MOS fungere, men vi kan ikke bare tage en probe og tilføje spænding direkte til source og drain. På nuværende tidspunkt er MOS-ledningsføring nødvendig, det vil sige, at på denne MOS skal ledninger forbindes for at forbinde mange MOS'er sammen. Lad os se på ledningsføringsprocessen.

 

Laver VIA:

Det første trin er at dække hele MOS'en med et lag SiO2, som vist på figuren nedenfor:

Denne SiO2 produceres selvfølgelig ved CVD, fordi det er meget hurtigt og sparer tid. Følgende er stadig processen med at lægge fotoresist og eksponere. Efter afslutningen ser det sådan ud.

Brug derefter ætsemetoden til at ætse et hul på SiO2'en, som vist i den grå del af figuren nedenfor. Dybden af ​​dette hul er i direkte kontakt med Si-overfladen.

Fjern til sidst fotoresisten og få følgende udseende.

På nuværende tidspunkt skal lederen i dette hul fyldes. Hvad er denne leder? Hvert firma er forskelligt, de fleste af dem er wolframlegeringer, så hvordan kan dette hul fyldes? PVD-metoden (fysisk dampaflejring) anvendes, og princippet ligner figuren nedenfor.

Brug højenergielektroner eller ioner til at bombardere målmaterialet, og det ødelagte målmateriale vil falde til bunden i form af atomer og dermed danne belægningen nedenunder. Det målmateriale, vi normalt ser i nyhederne, refererer til målmaterialet her.
Efter at hullet er fyldt, ser det sådan ud.

Når vi fylder det, er det selvfølgelig umuligt at kontrollere belægningens tykkelse, så den er præcis lig med hullets dybde, så der vil være noget overskud, så vi bruger CMP-teknologi (Chemical Mechanical Polishing), som lyder meget avanceret, men det er faktisk slibning, der sliber de overskydende dele væk. Resultatet er sådan her.

På nuværende tidspunkt har vi afsluttet produktionen af ​​et lag via. Produktionen af ​​via er naturligvis primært til ledningsføring af det bagvedliggende metallag.

 

Produktion af metallag:

Under ovenstående forhold bruger vi PVD til at påføre et ekstra lag metal. Dette metal er hovedsageligt en kobberbaseret legering.

Efter eksponering og ætsning får vi det, vi ønsker. Derefter fortsætter vi med at stable, indtil vi opfylder vores behov.

Når vi tegner layoutet, fortæller vi dig, hvor mange lag metal der højst kan stables via den anvendte proces, hvilket betyder, hvor mange lag der kan stables.
Endelig får vi denne struktur. Den øverste pad er chippens pin, og efter pakning bliver den den pin, vi kan se (jeg tegnede den selvfølgelig tilfældigt, der er ingen praktisk betydning, bare for eksempel).

Dette er den generelle proces til fremstilling af en chip. I dette nummer lærte vi om de vigtigste metoder til eksponering, ætsning, ionimplantation, ovnrør, CVD, PVD, CMP osv. inden for halvlederstøberi.