Halbleiterprozessablauf-Ⅱ

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Ätzen von Poly und SiO2:

Anschließend werden überschüssiges Poly und SiO2 weggeätzt, d. h. entfernt. Zu diesem Zeitpunkt werden gerichteteRadierungwird verwendet. Bei der Klassifizierung des Ätzens gibt es eine Klassifizierung von gerichtetem Ätzen und ungerichtetem Ätzen. Gerichtetes Ätzen bezieht sich aufRadierungin eine bestimmte Richtung, während ungerichtetes Ätzen ungerichtet ist (ich habe versehentlich zu viel gesagt. Kurz gesagt, es geht darum, SiO2 durch bestimmte Säuren und Basen in eine bestimmte Richtung zu entfernen). In diesem Beispiel verwenden wir nach unten gerichtetes Ätzen, um SiO2 zu entfernen, und es sieht so aus.

Zum Schluss wird der Fotolack entfernt. Die Methode zum Entfernen des Fotolacks ist nicht die oben beschriebene Aktivierung durch Lichtbestrahlung, sondern andere Methoden, da wir hier keine bestimmte Größe festlegen müssen, sondern den gesamten Fotolack entfernen. Das Ergebnis sieht schließlich wie in der folgenden Abbildung dargestellt aus.

Auf diese Weise haben wir das Ziel erreicht, die spezifische Position des Poly SiO2 beizubehalten.

 

Bildung von Source und Drain:

Betrachten wir abschließend die Bildung von Source und Drain. Jeder erinnert sich noch an die letzte Ausgabe. Source und Drain werden mit den gleichen Elementen ionenimplantiert. An dieser Stelle können wir den Source-/Drain-Bereich, in dem der N-Typ implantiert werden soll, mit Fotolack öffnen. Da wir nur NMOS als Beispiel betrachten, werden alle Teile in der obigen Abbildung geöffnet, wie in der folgenden Abbildung dargestellt.

Da der vom Fotolack bedeckte Teil nicht implantiert werden kann (das Licht wird blockiert), werden N-Typ-Elemente nur auf dem erforderlichen NMOS implantiert. Da das Substrat unter dem Poly durch Poly und SiO2 blockiert ist, wird es nicht implantiert, daher kommt es wie folgt.

An diesem Punkt wurde ein einfaches MOS-Modell erstellt. Theoretisch funktioniert dieses MOS, wenn Spannung an Source, Drain, Poly und Substrat angelegt wird. Es ist jedoch nicht möglich, einfach eine Sonde zu nehmen und Spannung direkt an Source und Drain anzulegen. Hierfür ist eine MOS-Verdrahtung erforderlich, d. h., an diesem MOS werden Drähte angeschlossen, um mehrere MOS miteinander zu verbinden. Schauen wir uns den Verdrahtungsprozess an.

 

VIA erstellen:

Der erste Schritt besteht darin, den gesamten MOS mit einer SiO2-Schicht zu bedecken, wie in der folgenden Abbildung gezeigt:

Dieses SiO2 wird natürlich mittels CVD hergestellt, da es sehr schnell und zeitsparend ist. Im Folgenden wird noch der Prozess des Aufbringens des Fotolacks und der Belichtung beschrieben. Nach dem Abschluss sieht es so aus.

Verwenden Sie dann die Ätzmethode, um ein Loch in das SiO2 zu ätzen, wie im grauen Teil der Abbildung unten gezeigt. Die Tiefe dieses Lochs berührt direkt die Si-Oberfläche.

Zum Schluss entfernen Sie den Fotolack und erhalten das folgende Erscheinungsbild.

Zu diesem Zeitpunkt muss der Leiter in diesem Loch gefüllt werden. Was ist dieser Leiter? Jedes Unternehmen ist anders, die meisten bestehen aus Wolframlegierungen. Wie kann dieses Loch also gefüllt werden? Es wird das PVD-Verfahren (Physical Vapor Deposition) verwendet. Das Prinzip ähnelt der Abbildung unten.

Beschießen Sie das Zielmaterial mit hochenergetischen Elektronen oder Ionen. Das zerbrochene Zielmaterial fällt in Form von Atomen zu Boden und bildet so die darunterliegende Beschichtung. Das Zielmaterial, das wir normalerweise in den Nachrichten sehen, bezieht sich hier auf das Zielmaterial.
Nach dem Füllen des Lochs sieht es so aus.

Natürlich ist es beim Füllen unmöglich, die Schichtdicke so zu steuern, dass sie genau der Tiefe des Lochs entspricht. Daher entsteht ein Überschuss. Deshalb verwenden wir die CMP-Technologie (Chemical Mechanical Polishing). Das klingt zwar sehr hochwertig, ist aber in Wirklichkeit Schleifen, also das Abschleifen überschüssiger Teile. Das Ergebnis sieht so aus:

An diesem Punkt haben wir die Herstellung einer Via-Schicht abgeschlossen. Natürlich dient die Herstellung der Via hauptsächlich der Verdrahtung der dahinterliegenden Metallschicht.

 

Metallschichtherstellung:

Unter den oben genannten Bedingungen verwenden wir PVD, um eine weitere Metallschicht aufzutragen. Bei diesem Metall handelt es sich hauptsächlich um eine Kupferlegierung.

Nach der Belichtung und dem Ätzen erhalten wir, was wir wollen. Anschließend stapeln wir weiter, bis wir unseren Bedarf decken.

Wenn wir das Layout zeichnen, teilen wir Ihnen mit, wie viele Metallschichten und durch welches Verfahren sie maximal gestapelt werden können, d. h. wie viele Schichten gestapelt werden können.
Schließlich erhalten wir diese Struktur. Das obere Pad ist der Pin dieses Chips und wird nach dem Verpacken zu dem Pin, den wir sehen können (natürlich habe ich ihn zufällig gezeichnet, er hat keine praktische Bedeutung, nur als Beispiel).

Dies ist der allgemeine Prozess der Chipherstellung. In dieser Ausgabe haben wir die wichtigsten Verfahren wie Belichtung, Ätzen, Ionenimplantation, Ofenrohre, CVD, PVD, CMP usw. in der Halbleitergießerei kennengelernt.