Processtroomschema voor halfgeleiders - II

Welkom op onze website voor productinformatie en advies.

Onze website:https://www.vet-china.com/

 

Etsen van Poly en SiO2:

Hierna worden de overtollige Poly en SiO2 weggeëtst, oftewel verwijderd. Op dit moment vindt directioneel etsen plaats.etsenwordt gebruikt. Bij de classificatie van etsen wordt onderscheid gemaakt tussen directioneel etsen en niet-directioneel etsen. Directioneel etsen verwijst naaretsenIn een bepaalde richting etsen, terwijl niet-directioneel etsen niet-directioneel is (ik heb per ongeluk te veel gezegd. Kort gezegd, het is het verwijderen van SiO2 in een bepaalde richting met behulp van specifieke zuren en basen). In dit voorbeeld gebruiken we neerwaarts gericht etsen om SiO2 te verwijderen, en het resultaat ziet er zo uit.

Tot slot wordt de fotolak verwijderd. Deze keer gebeurt dat niet door middel van activering met licht, zoals hierboven beschreven, maar met andere methoden. Het is namelijk niet nodig om een ​​specifieke afmeting te bepalen, maar om alle fotolak te verwijderen. Het eindresultaat ziet eruit zoals in de volgende afbeelding.

Op deze manier hebben we het doel bereikt om de specifieke locatie van de Poly SiO2 te behouden.

 

Vorming van de bron en de afvoer:

Laten we tot slot eens kijken hoe de source en drain worden gevormd. Iedereen herinnert zich vast nog wel dat we dit in de vorige editie hebben besproken. De source en drain worden door middel van ionenimplantatie gevuld met hetzelfde type elementen. We kunnen nu fotolak gebruiken om het source/drain-gebied te openen waar het N-type geïmplanteerd moet worden. Omdat we alleen NMOS als voorbeeld nemen, zullen alle onderdelen in de bovenstaande afbeelding geopend zijn, zoals in de volgende afbeelding te zien is.

Omdat het deel dat bedekt is met de fotolak niet geïmplanteerd kan worden (het licht wordt geblokkeerd), zullen N-type elementen alleen op de benodigde NMOS geïmplanteerd worden. Omdat het substraat onder de poly-laag geblokkeerd is door poly en SiO2, zal het niet geïmplanteerd worden, vandaar dit resultaat.

Tot nu toe is een eenvoudig MOS-model gemaakt. Theoretisch gezien zou deze MOS moeten werken als er spanning wordt aangelegd op de source, drain, poly en substraten. We kunnen echter niet zomaar een meetpen gebruiken om direct spanning aan te leggen op de source en drain. Daarom is bedrading van de MOS nodig, oftewel het aansluiten van meerdere MOS-transistoren op deze MOS met elkaar. Laten we eens kijken naar het bedradingsproces.

 

VIA maken:

De eerste stap is het bedekken van de gehele MOS-laag met een laagje SiO2, zoals weergegeven in de onderstaande afbeelding:

Deze SiO2 wordt uiteraard geproduceerd met behulp van CVD, omdat dit een zeer snelle en tijdbesparende methode is. Hieronder volgt het proces van het aanbrengen van de fotolak en de belichting. Het eindresultaat ziet er zo uit.

Gebruik vervolgens de etsmethode om een ​​gat in de SiO2 te etsen, zoals weergegeven in het grijze gedeelte van de onderstaande afbeelding. De diepte van dit gat raakt direct het Si-oppervlak.

Verwijder tot slot de fotolak en u krijgt het volgende resultaat.

Wat er nu moet gebeuren, is het vullen van dit gat met geleidermateriaal. Maar wat voor geleidermateriaal gebruikt u? Dat verschilt per fabrikant, maar meestal gebruiken ze wolfraamlegeringen. Hoe kan dit gat dan gevuld worden? Hiervoor wordt de PVD-methode (Physical Vapor Deposition) gebruikt, en het principe is vergelijkbaar met de afbeelding hieronder.

Door middel van hoogenergetische elektronen of ionen wordt het doelwit gebombardeerd. Het gebroken doelwitmateriaal zakt vervolgens in de vorm van atomen naar de bodem, waardoor de onderliggende laag ontstaat. Het doelwitmateriaal waar we in het nieuws vaak over lezen, wordt hier bedoeld.
Nadat het gat is opgevuld, ziet het er zo uit.

Natuurlijk is het bij het vullen onmogelijk om de dikte van de coating exact gelijk te maken aan de diepte van het gat, waardoor er altijd wat overtollig materiaal overblijft. Daarom gebruiken we CMP (Chemical Mechanical Polishing), wat erg geavanceerd klinkt, maar in feite is het slijpen, het wegslijpen van het overtollige materiaal. Het resultaat ziet er zo uit.

Op dit punt hebben we de productie van een via-laag voltooid. De productie van via's dient uiteraard voornamelijk voor de bedrading van de metaallaag erachter.

 

Productie van metaallagen:

Onder de bovengenoemde omstandigheden gebruiken we PVD om een ​​extra metaallaag aan te brengen. Dit metaal is hoofdzakelijk een legering op koperbasis.

Na belichting en etsen krijgen we wat we willen. Vervolgens blijven we lagen op elkaar stapelen totdat we aan onze behoeften voldoen.

Wanneer we de lay-out tekenen, geven we aan hoeveel lagen metaal en via het gebruikte proces er maximaal op elkaar gestapeld kunnen worden, oftewel hoeveel lagen er gestapeld kunnen worden.
Uiteindelijk krijgen we deze structuur. De bovenste pad is de pin van deze chip, en na het verpakken wordt het de pin die we kunnen zien (ik heb hem natuurlijk willekeurig getekend, het heeft geen praktische betekenis, het is slechts een voorbeeld).

Dit is het algemene proces voor het maken van een chip. In dit nummer hebben we kennisgemaakt met de belangrijkste processen in de halfgeleiderfabricage, zoals belichting, etsen, ionenimplantatie, ovenbuizen, CVD, PVD, CMP, enzovoort.